Privacy statement: Your privacy is very important to Us. Our company promises not to disclose your personal information to any external company with out your explicit permission.
Modèle: NSO4GU3AB
transport: Ocean,Air,Express,Land
Type de paiement: L/C,T/T,D/A
Incoterm: FOB,EXW,CIF
4 Go 1600 MHz 240 broches DDR3 UDIMM
Historique des révisions
Revision No. |
History |
Draft Date |
Remark |
1.0 |
Initial Release |
Apr. 2022 |
|
Tableau d'information de commande
Model |
Density |
Speed |
Organization |
Component Composition |
NS04GU3AB |
4GB |
1600MHz |
512Mx64bit |
DDR3 256Mx8 *16 |
Description
Hengstar DDR3 SDRAM DDR3 (DDRAM DUT DOUBLE MODULES DRAM DRAM DRAM non frappés) sont des modules de mémoire de fonctionnement à haute puissance à faible puissance qui utilisent des périphériques SDRAM DDR3. NS04GU3AB est un produit DDR3-1600 CL11 1.5 V SDRAM SDRAM SDRAM de 512 m x 64 bits, basé sur des composants FBGA de seize composants FBGA de seize 256 m à 8 bits. Le SPD est programmé à la latence standard de JEDEC DDR3-1600 de 11-11-11 à 1,5 V. Chaque DIMM à 240 broches utilise des doigts de contact en or. Le DIMM non frappé SDRAM est destiné à être utilisé comme mémoire principale lorsqu'il est installé dans des systèmes tels que les PC et les postes de travail.
Caractéristiques
Fourniture de puissance: VDD = 1,5 V (1,425 V à 1,575 V)
VDDQ = 1,5 V (1,425 V à 1,575 V)
800MHz FCK pour 1600 Mo / sec / broche
8 Banque interne indépendante
Programmable la latence CAS: 11, 10, 9, 8, 7, 6
Latence additive programmable: 0, CL - 2 ou CL - 1 horloge
8 bits pré-fetch
Garde la longueur: 8 (entrelacer sans aucune limite, séquentielle avec l'adresse de démarrage «000» uniquement), 4 avec TCCD = 4 qui ne permet pas de lire ou d'écrire sans couture [à la volée en utilisant A12 ou MRS]
Bi-Direction des données différentielles stroboscopes
Calibration (auto-non) (auto); Auto-étalonnage interne à travers la broche ZQ (RZQ: 240 ohm ± 1%)
Lors de la terminaison de la matrice à l'aide de la broche ODT
La période de rafraîchissement de la période 7.8 U moins que TCASE 85 ° C, 3,9 US à 85 ° C <TCAS
réinitialisation de l'asynchrone
Assurant la force du lecteur de sortie de données supplémentaire
Topologie
pcb: hauteur 1,18 ”(30 mm)
Rohs conforme et sans halogène
Paramètres de synchronisation clés
MT/s |
tRCD(ns) |
tRP(ns) |
tRC(ns) |
CL-tRCD-tRP |
DDR3-1600 |
13.125 |
13.125 |
48.125 |
2011/11/11 |
Table d'adresse
Configuration |
Refresh count |
Row address |
Device bank address |
Device configuration |
Column Address |
Module rank address |
4GB |
8K |
32K A[14:0] |
8 BA[2:0] |
2Gb (256 Meg x 8) |
1K A[9:0] |
2 S#[1:0] |
Descriptions de broches
Symbol |
Type |
Description |
Ax |
Input |
Address inputs: Provide the row address for ACTIVE commands, and the column |
BAx |
Input |
Bank address inputs: Define the device bank to which an ACTIVE, READ, WRITE, or |
CKx, |
Input |
Clock: Differential clock inputs. All control, command, and address input signals are |
CKEx |
Input |
Clock enable: Enables (registered HIGH) and disables (registered LOW) internal circuitry |
DMx |
Input |
Data mask (x8 devices only): DM is an input mask signal for write data. Input data is |
ODTx |
Input |
On-die termination: Enables (registered HIGH) and disables (registered LOW) |
Par_In |
Input |
Parity input: Parity bit for Ax, RAS#, CAS#, and WE#. |
RAS#, |
Input |
Command inputs: RAS#, CAS#, and WE# (along with S#) define the command being |
RESET# |
Input |
Reset: RESET# is an active LOW asychronous input that is connected to each DRAM and |
Sx# |
Input |
Chip select: Enables (registered LOW) and disables (registered HIGH) the command |
SAx |
Input |
Serial address inputs: Used to configure the temperature sensor/SPD EEPROM address |
SCL |
Input |
Serial |
CBx |
I/O |
Check bits: Used for system error detection and correction. |
DQx |
I/O |
Data input/output: Bidirectional data bus. |
DQSx, |
I/O |
Data strobe: Differential data strobes. Output with read data; edge-aligned with read data; |
SDA |
I/O |
Serial |
TDQSx, |
Output |
Redundant data strobe (x8 devices only): TDQS is enabled/disabled via the LOAD |
Err_Out# |
Output (open |
Parity error output: Parity error found on the command and address bus. |
EVENT# |
Output (open |
Temperature event: The EVENT# pin is asserted by the temperature sensor when critical |
VDD |
Supply |
Power supply: 1.35V (1.283–1.45V) backward-compatible to 1.5V (1.425–1.575V). The |
VDDSPD |
Supply |
Temperature sensor/SPD EEPROM power supply: 3.0–3.6V. |
VREFCA |
Supply |
Reference voltage: Control, command, and address VDD/2. |
VREFDQ |
Supply |
Reference voltage: DQ, DM VDD/2. |
VSS |
Supply |
Ground. |
VTT |
Supply |
Termination voltage: Used for control, command, and address VDD/2. |
NC |
– |
No connect: These pins are not connected on the module. |
NF |
– |
No function: These pins are connected within the module, but provide no functionality. |
Remarques : Le tableau des description de la broche ci-dessous est une liste complète de toutes les broches possibles pour tous les modules DDR3. Toutes les broches énumérées peuvent ne pas être pris en charge sur ce module. Voir les affectations PIN pour des informations spécifiques à ce module.
Schéma fonctionnel
4 Go, module 512MX64 (2RANK DE X8)
Dimensions du module
Vue de face
Vue de face
Remarques:
1. toutes les dimensions sont en millimètres (pouces); Max / min ou typique (TYP) le cas échéant.
2.Tolérance sur toutes les dimensions ± 0,15 mm, sauf indication contraire.
3.Le diagramme dimensionnel est uniquement pour référence.
Groupes de Produits : Accessoires de module intelligent industriel
Privacy statement: Your privacy is very important to Us. Our company promises not to disclose your personal information to any external company with out your explicit permission.
Fill in more information so that we can get in touch with you faster
Privacy statement: Your privacy is very important to Us. Our company promises not to disclose your personal information to any external company with out your explicit permission.